TN-17 · 2026-09-12 · XiL 领域系列 · 第 3 篇

HIL 台架的实时性：一拍误了不是慢，是错

HIL 台架的规格书里有一行指标经常被误读：”实时性：1ms 步长，抖动 ≤ xx µs”。第一反应往往是”1ms 还不够快吗”——误读就在这里。HIL 的”实时”从来不是”快”，而是每拍都守时；守不住的时候，后果也不是”慢一点”，而是这次测试的证据整体作废。

这篇文章分两半：前一半把 HIL 的”实时”语义讲透——硬实时契约的三件事、为什么抖动才是核心指标、1ms 抖动在不同步长下分别意味着什么；后一半回答那个自然浮出的问题：当通用 CPU 守不住微秒级死线时，台架靠谁兜底——答案是 FPGA，一块”用代码接线”的芯片。

一、HIL 的”实时”指什么：和真实世界的钟锁死

不是”算得快”，是和真实世界的钟锁死：台架跑的被控对象模型（整车动力学、电池、电机）按固定步长推进（如 1ms 一步），每一步必须在真实时间的 1ms 之内算完并输出。闭环的另一端是真 ECU，它在用墙上的时间做控制；世界模型慢一拍，ECU 读到的就是过期世界，整个闭环失去意义。

这份硬实时契约由三件事组成：

1. 确定性计算：每步模型解算 + IO 处理，最坏情况下也必须小于步长；
2. 确定性 IO：CAN 帧、模拟量、数字量的收发带硬件时间戳，和仿真拍对齐——不是”大概这拍发的”，是”这拍第几微秒发的”可追溯；
3. overrun 一票否决：全程统计超时拍数，只要出现，本次测试结果作废——不是性能打折，是证据失效。dSPACE/NI 的报告里，overrun 是头等健康指标。

第三点藏着实时系统的世界观：错过一拍不是”慢”，是”错”。

二、为什么抖动是核心指标，延迟反而不是

固定延迟（每拍稳定晚 100µs）是可以标定补偿的常量；抖动是方差，不可预测、不可补偿。所以实时系统的规格书只写 worst case，不写平均值——平均值在实时世界里没有地位，契约守不守得住，看的是最坏那一拍。

三、1ms 抖动意味着什么：取决于步长

物理直觉：AEB 场景 50kph = 13.9 m/s，1ms 的时间不确定 = 1.4cm 的位置不确定。单次看似小事，但闭环里抖动引入相位滞后，可能让真实世界里稳定的控制器在台架上振荡（假失败），或掩盖真问题（假通过——最可怕，它会把 bug 放进量产）。

四、商用台架怎么做到

RTOS（或自研实时内核）+ FPGA（µs 级环）+ 硬件时间戳 IO。规格水平：1ms 步长下抖动 µs 量级（步长的 0.1%~1%）。

五、怎么量一台机器的”实时成色”

“够不够实时”是可以量出来的。经典工具是 cyclictest：让系统按固定周期醒来，统计每次实际醒来时刻相对预期的最大偏差。拿它的 Max 列对号入座：

两个常用的参照点：普通桌面 OS、尤其虚拟机里，调度抖动的最大值能到十几 ms——连最宽松的 10ms 环都守不住，这就是虚拟机永远不能当 HIL 实时环境的原因。裸金属 Linux 打上 PREEMPT_RT 补丁、再用 chrt 把实时线程钉到最高优先级，目标是把最大值压到几十 µs——摸到了，就是”1ms 步长入门级 HIL”的门槛。

六、FPGA：用代码”接线”的芯片

第四节那个”FPGA（µs 级环）”值得展开。FPGA（现场可编程门阵列）= 一块可以用”写代码”的方式重新接线的芯片——你写的不是程序，是电路。

• CPU：电路固定，代码是指令序列，一条一条按时间执行——时间换空间；
• FPGA：芯片里是一片”逻辑积木海”（查找表 + 触发器 + 可编程连线），代码（Verilog/VHDL）被编译成积木的接法，烧进去后芯片就”长成”你设计的电路——空间换时间。

这个对比不是”谁快”，而是工作方式根本不同：CPU 是”一个工人按菜谱做菜”，FPGA 是”直接造一间专用厨房”。

七、三个关键特性与代价

1. 真并行：一万个逻辑单元就真的一万个同时干活，没有”调度”；
2. 硬确定性：几个时钟周期出结果就是几个，纳秒级、零抖动——没有 OS、没有缓存 miss、没有中断；
3. 接口自由：引脚可以变成几乎任何协议——CAN、SPI、自定义传感器接口，都是”接出来”的。

代价也实在：开发难（硬件思维，调试用示波器/逻辑分析仪）、贵、烧写慢。所以行业惯例是 CPU + FPGA 组合：

┌───────────────────── HIL 台架内部分工 ──────────────────────┐
│  实时 CPU：跑模型和逻辑，1ms 一拍，抖动 µs 级               │
│  FPGA 板卡：电气 I/O、背板同步、传感器原始注入，ns 级零抖动 │
└─────────────────────────────────────────────────────────────┘

CPU 跑模型和逻辑，FPGA 管纳秒级 I/O。

八、HIL 台架里 FPGA 的三个铁杆位置

1. I/O 板卡的心脏：模拟量/PWM/电阻仿真板卡用 FPGA 生成和采集波形——ECU 针脚要的信号时序是纳秒级的，CPU 的 1ms 节拍根本够不着；
2. 背板同步：多板卡、多机柜之间的时基对齐（<1µs）靠 FPGA 硬件触发线——台架规格里的”硬件同步”就是它；
3. 传感器原始注入：雷达回波、视频流回灌板卡——数据率高到只有 FPGA 扛得住。

对照第三节那张表能看到同一条规律：步长越往下走（10ms → 1ms → µs），工作越从 CPU 挪向 FPGA——毫秒拍的世界归实时 CPU，微秒级的世界归 FPGA，中间靠背板同步对齐时基。

九、四种计算形态一句话区分

• CPU：一个工人按菜谱做菜（通用、串行为主）；
• GPU：一万个工人做同一道菜（并行但同构）；
• FPGA：厨房随时可重造（可改、够快、不够便宜）；
• ASIC：厨房造好就不许改（量产最快、不可编程）。

十、分工边界：界面是配置，不是设计

一个常见误会：做 HIL 测试平台开发，是不是得会写 Verilog？不是。CPU + FPGA 组合里，电气 I/O 部分台架厂商已经用 FPGA 解决好了；测试平台开发和它的界面是配置——选板卡、配通道、设采样率，而不是设计。理解 FPGA 在台架里扮演什么角色就够，不需要会写硬件描述语言。

理解这个角色有个快捷方式：对比两种注入。为什么残余总线仿真的 CAN 收发用 CPU + CAN 卡就够，而雷达回波注入必须 FPGA？答案就两条——数据率差几个数量级（CAN 帧以 kbps~Mbps 计、死线是毫秒级；雷达回波是持续的高速数据流），加上时序确定性的要求（回波相位差几纳秒，回灌进去的就是另一个世界）。CPU 守得住前者，守不住后者——这就是 FPGA 存在的理由，也是开头那份实时契约的物理边界。

回看整条链：HIL 的”实时”是一份和墙钟锁死的契约——确定性计算、确定性 IO、overrun 一票否决；误一拍不是慢，是错，因为从那一拍起证据就不再可信。这份契约能签到微秒级，靠的不是更快的 CPU，而是分工：CPU 管毫秒拍上的模型与逻辑，FPGA 管纳秒级的电气世界。看懂这条边界，就看懂了商用台架规格书里那行”抖动 ≤ xx µs”背后的整套工程。

附：名词解释（按出场顺序）